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Endura® Versa™ XLR2 W PVD
集積回路と他のコンポーネントのスケールダウンが進むに連れ、メタル配線とコンポーネント間のコンタクトも縮小しています。結果として、これらのコネクタにおける抵抗が増大しています。さらなる微細化を実現し、よりコンパクトで速い電子デバイスを達成するためには、抵抗は最低限に抑えられなければなりません。
遅延効果を引き起こす、より高い抵抗は多くの場合、抵抗容量遅延（RC遅延）と呼ばれ、回路にさまざまな影響を及ぼします。好ましくない影響のつとして、RC遅延はビットラインを通じてDRAM構造へのデータの書き込み、読み込みを減速させる可能性があります。加えて、より高い抵抗は、より高い消費電力につながり、モバイル技術に好ましくない副作用を与えます。
配線の抵抗率を下げる最も簡単な方法は、導電金属の分量を増やすこと、例えば、ワイヤの幅を広く、高くすることです。しかし、幅広いワイヤは微細化の制限につながり、高いワイヤは静電容量が増大し、エッチングが困難になります。結果として、最先端のデバイスでは、ワイヤの抵抗値を下げるために、DRAMビットラインのケースではタングステン（W）といった、導電材料の改善に注力しています。
導体の抵抗率は電子が移動する場所の密度によって決まります。膜の中の不純物、粒界、表面ラフネスなどが、電子の移動速度を減速させる障害となります。Versa XLR2 W PVDチャンバは、より純度が高く、平坦なタングステン膜を成膜し、配線抵抗を低減します。抵抗率は、現行の技術を採用したタングステン成膜よりも10-15％低減されます。
新システムは、ソースマグネトロンといった主要ハードウェア部品、斬新なプロセス化学、プラズマ特性の調整といった革新により、このような品質向上を達成しました。微細化を可能にする、Versa XLR2 Wシステムによって生産された低抵抗のタングステンは、1xnmノードのDRAM技術におけるビットラインメタルへと、その採用の幅を拡大していきます。以下のアニメーションは、同システムの優れた膜がどのようにデバイス性能を改善するかを解説したものです。
RC遅延は、今日の多機能なコンシューマー向けモバイル電子機器の性能向上を牽引する、ロジックやメモリデバイスのさらなる微細化を継続する上で、重大な障壁となる可能性があります。
ロジックおよびメモリチップにおけるアクティブデバイス（トランジスタ）では、各デバイスとチップの他の領域が金属製のワイヤで電気的に接続されています。これらのワイヤはそれぞれが、非導電（絶縁）の誘電体層によって隔離されています。ロジックおよびメモリチップにおける配線の役割は、チップ上の1つの領域から他の領域へと、信号を送信することです。縮小していくジオメトリにて、信号ロスを最低限に抑えつつ、この信号の送信を可能な限り迅速に行う能力が、デバイスの微細化において非常に重要です。ロジックでは、微細化とは領域の微細化を意味します。すなわち、材料や設計の革新により、より多くの回路をより小さな領域に詰め込んでいくことです。コスト要求の厳しいDRAMの製造では、コストは厳しく管理されなければなりません。このため、既存の材料や設計でより高い性能を得ることに注力した微細化が必要になります。一般的に、ロジックおよびメモリワイヤの信号伝達速度は、一様に基本的な原則に則っており、製品の抵抗容量（RC）に依存します。抵抗と容量を同時に低下することが理想です。しかし、より低容量の絶縁材料を開発し、製造工程に統合することは、特にメモリの生産においては非常にコスト高になります。ゆえに、性能の拡張には抵抗率を下げることが望ましいアプローチとなります。電荷が配線の異なる層を垂直に移動するのか、導体の長さに沿って移動するのかにより、RCの課題解決には異なるソリューションが必要です。いずれの場合でも、メタルワイヤの抵抗率を下げることが目標となります。垂直形状の場合は、界面抵抗を最小限に抑えることを目的とします。電気コンタクトはデバイスの活性領域をメタルワイヤの最初の層に接続します。半導体とメタル界面（もしくはオーミックコンタクト）は活性領域とメタルコンタクトの接点を形成します。目的は、電荷がコンタクトを通って上層部のワイヤに確実に移動し、また戻ってくることができるようにすることです。オーミックコンタクト全体で迅速かつ最大限の電荷移動を達成するために、低抵抗の材料が形成されます。このために、低抵抗のCoシリサイドが業界標準として採用されました。この効果を十分に発揮するためには、堅牢なオーミックコンタクトを形成する均一な成膜が必要です。ENDURA CIRRUS HT Co PVD参照。
