半导体 (Semiconductor)
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3D NAND 剖析
3D NAND 又称垂直 NAND（V-NAND），是一种非易失性闪存，其单元垂直堆叠，以提高存储密度。当前的 3D NAND 晶粒约为 12毫米 x 6毫米，具体尺寸取决于其密度。传统的 3D NAND 架构有一个单元阵列，旁边有阶梯和外围晶体管。
3D NAND 单元有多个组件：
- 用于栅极电极的 W/TiN
- 氧化铝（AIO）和阻挡氧化物，用于控制带隙和阻挡电子运动
- 氮化硅捕获层，可储存电子
- 隧道氧化物
- 位于中心的多晶硅沟道，可实现存储器单元串之间的电气连接
横向微缩
横向扩展需要减少阶梯面积、外围电路面积和狭缝面积。阶梯的作用是作为栅极导线的垫板。通过在宽度方向而不是长度方向放置更多导线，制造商可以节省阶梯的总长度。这种 "之 "字形阶梯的形成带来了一些挑战，例如需要进行更深的刻蚀并控制轮廓，以及保持临界尺寸（CD）和刻蚀速率的一致性。如今，存储器制造商优先考虑这些类型的阶梯创新，而应用材料公司的 Sym3 已被用于此目的，继续保持我们在阶梯刻蚀领域的领先地位。
横向微缩的另一个机会在外围 CMOS 面积上。制造商正在将外围晶体管移至内存阵列下方或上方，目标是节省约 10-15% 的芯片面积。阵列下 CMOS（CuA）的主要优点是制造成本和产量损失较低。但是，CuA 中的 CMOS 结必须在单元形成之前制造。与 CuA 相比，阵列上CMOS (CoA) 中的 CMOS 晶体管必须在单独的硅晶圆上制造。随后，要将两片晶圆键合在一起，以连接关键的金属连接焊盘。
垂直微缩
3D NAND 微缩的第二种方法是垂直方向微缩。要做到这一点，需要增加更多的线对，但随着高度和长宽比的增加，成本效益也会降低。在堆叠高度相同的情况下，缩小每一对的厚度可以增加堆叠层数。但随着堆叠高度的缩小，在更换栅极工艺中去除硝酸硅并用金属填充空间的难度也会逐渐增加。
由于增加了对数，因此需要更厚的硬掩膜沉积和刻蚀来进行后处理。具有讽刺意味的是，较厚的硬掩膜会增加整体堆叠高度，从而导致较高的纵横比。为了解决这个问题，与传统硬掩膜相比，应用材料公司拥有选择性更强、应力更低的硬掩膜，从而使硬掩膜更薄。
阶梯形成后，刻蚀的区域必须填充电介质薄膜。这是通过应用材料公司的等离子体增强高纵横比工艺或 PE-HARP 介电间隙填充工艺实现的。这种薄膜的沉积速率极高，应力可调，与其它替代工艺相比，其加工后的收缩率也最低。
垂直微缩的下一个关键工艺是高纵横比导线的金属间隙填充。在 3D NAND 中，CVD 钨（W）被广泛应用于垂直方向的许多连接。随着堆栈高度的增加，这种金属填充工艺面临两个挑战。首先，深导线具有桶形轮廓。当导线填充钨时，导线顶部可能会被掐断，从而在内部滞留腐蚀性气体，这可能会在之后损坏模具的大部分部件。其次，这些金属在生长过程中通常会产生较高的拉伸应力，从而导致晶圆变形，并使邻近的精细特征出现裂纹。为了应对这些挑战，应用材料公司率先推出了 接缝抑制钨 技术。该工艺包括一个成核和处理步骤，可抑制薄膜在顶部生长，从而实现更均匀、无缝的自下而上填充。